VÌ SAO NÊN THAM GIA KHÓA HỌC DIGITAL IC DESIGN FLOW?
- Hiểu toàn bộ quy trình thiết kế chip số từ A-Z, sử dụng thành thạo các công cụ thiết kế công nghiệp: Verilog, EDA tools, Linux/Unix, có thể tham gia trực tiếp vào mọi quy trình thiết kế Chip số từ Frontend, Verification đến Backend ở môi trường công nghiệp.
- Học tập trên cơ sở vật chất hiện đại hàng đầu Đông Nam Á: Zebu Server 4&5, HAPs-100, và GPU Nvidia A100
- Nhận chứng nhận uy tín đồng cấp bởi PSTC và Synopsys
- Đội ngũ giảng viên hàng đầu: Tiến sĩ Lê Thái Hà, các chuyên viên đến từ Synopsys, kỹ sư giàu kinh nghiệm từ S-Phenikaa,..
- Cơ hội việc làm rộng mở tại các công ty vi mạch lớn là đối tác của PSTC như S-Phenikaa, Qorvo, Synopsys, Infineon, ABOV, với mức thu nhập và phúc lợi hấp dẫn.
Course Objectives:
- To train Digital IC Design Engineers with comprehensive knowledge and integrated skill sets, enabling a full understanding of the Digital Chip design flow. Graduates will be capable of directly participating in all stages of Digital Chip design, from Frontend Design and Verification to Backend Implementation, within an industrial environment.
- The program also equips engineers with a solid foundation to advance toward Senior Engineer and Lead Engineer roles in the future, offering strong career progression and competitive income potential.
Course Outcomes:
- Gain a comprehensive understanding of the entire Chip development process, including design, manufacturing, and packaging;
- Gain knowledge of IO cells, ESD protection, and EDA tools;
- Understand semiconductors, various components, CMOS and FinFET structures, and the semiconductor manufacturing cycle;
- Proficient in using Linux/Unix operating systems;
- Proficient in Verilog programming, with solid knowledge ranging from basic to advanced coding techniques, capable of solving algorithms from simple to relatively complex levels, and able to design code that avoids CDC issues and timing-related problems (such as latch inference, reset issues, etc.);
- Possess practical skills and understanding of Standard Cell design and simulation;
- Demonstrate solid skills and knowledge in Verification;
- Demonstrate solid skills and knowledge in Design for Test (DFT);
- Possess in-depth skills and strong proficiency in industrial Backend tool flows.
ĐỐI TƯỢNG TUYỂN SINH
-
Đối với người đã có kiến thức, kinh nghiệm cơ bản trong lĩnh vực
- Đã có kiến thức cơ bản về Lý thuyết mạch và linh kiện điện tử và/hoặc có chuyên môn thuộc các ngành STEM (Điện/Điện tử, Máy tính và Công nghệ thông tin, Truyền thông, Vật liệu, Vật lý Ứng dụng, Hóa học, Cơ điện tử, Cơ khí, Điều khiển và tự động hóa, Ô tô, Mật mã, …).
- Hiểu biết cơ bản về lập trình C/ Matlab/ Python/ Scripting là một lợi thế.
- Language proficiency: Ability to read and understand technical documentation in English.
-
Other candidates:
- Sinh viên năm 3 trở lên đang theo học các ngành kỹ thuật tại các trường Đại học, Cao đẳng các ngành STEM; CPA: tối thiểu 2,5/4,0.
- Hiểu biết cơ bản về lập trình C/ Matlab/ Python/ Scripting là một lợi thế.
- Language proficiency: Ability to read and understand technical documentation in English.
Điều kiện tham dự: dựa vào kinh nghiệm/kiến thức thực tế của người học (sẽ trao đổi cụ thể khi đăng ký).
Chi phí đào tạo:
- Học phí: 25.000.000 VNĐ/khóa học (tương đương 1000 USD)
Registration Method:
- Online registration and tuition fee payment via: This form.
- Or in-person registration at: S-Phenikaa Company Office, 14th Floor, A10 Building, Nguyen Van Trac Street, Ha Dong District, Hanoi, Vietnam.
Chương trình Hỗ trợ học phí và Học bổng cho các khóa học:
| STT | Nội dung/đối tượng | Mức học bổng/ giảm học phí | Mức học phí phải đóng (VNĐ) | Ghi chú |
| I | Hỗ trợ học phí | |||
| 1 | Học viên đã tốt nghiệp hoặc đang học các ngành kỹ thuật tại các trường đại học,cao đẳng trong và ngoài nước các ngành STEM và đạt một trong các tiêu chí sau: + CPA trên 3.4; + Có tối thiểu 01 bài báo nghiên cứu khoa học trong lĩnh vực STEM; + Có tối thiểu 01 dự án (project) thành công với vai trò trưởng nhóm/chính; + Đạt giải Olympic sinh viên về Toán/Tin học/Vật lý hoặc các giải thưởng tương đương khác. |
100% học phí | 0 | Học viên sẽ được phỏng vấn và xét duyệt hồ sơ. |
| 1 | Học viên là giảng viên, người lao động toàn thời gian với Trường Đại học và các đơn vị thành viên của Tập đoàn Phenikaa. | 50% học phí | 12.500.000 | |
| 2 | Học viên là người học, cựu người học của Trung tâm đào tạo thiết kế vi mạch bán dẫn Phenikaa. | 50% học phí | 12.500.000 | |
| 3 | Học viên là sinh viên năm cuối thuộc các trường đại học công nghệ (Bách Khoa, ĐHCN-ĐHQG, Bưu Chính, Phenikaa, KHTN) có điểm trung bình tích lũy trên 3.5. | 40% học phí | 15.000.000 | |
| 4 | Học viên là người học, cựu người học của Trường Đại học Phenikaa. | 30% học phí | 17.500.000 | |
| 5 | Học viên là sinh viên năm cuối thuộc các trường công nghệ (Bách Khoa, ĐHCN-ĐHQG, Bưu Chính, Phenikaa, KHTN) có điểm trung bình tích lũy trên 3.2 | 20% học phí | 20.000.000 | |
| 6 | Học viên được người lao động thuộc tập đoàn Phenikaa hoặc người học/cựu người học của Phenikaa giới thiệu. | 20% học phí | 20.000.000 | |
| 7 | Học viên thuộc gia đình thương binh, liệt sĩ, hoàn cảnh khó khăn, dân tộc thiểu số. | 20% học phí | 20.000.000 | |
| 8 | Học viên nữ. | 10% học phí | 22.500.000 | |
| II | Scholarship | |||
| 1 | Early Bird (học viên đăng ký sớm) | 25% học phí | 18.750.000 | 5 suất/khóa |
| 2 | Đăng ký theo nhóm 2 người | 10% học phí | 22.500.000 | Không giới hạn số lượng |
| 3 | Đăng ký theo nhóm từ 3 người | 25% học phí | 18.750.000 | |
| 4 | Đăng ký theo nhóm từ 5 người | 30% học phí | 17.500.000 | |
Lưu ý:
*Chương trình học bổng không được áp dụng cộng dồn đối với các chương trình ưu đãi/hỗ trợ học phí khác; chỉ áp dụng mức giảm cao nhất đối với trường hợp người đăng ký đáp ứng nhiều hơn một điều kiện hỗ trợ học phí/học bổng.
**Không áp dụng ưu đãi học phí cho modul tự chọn Advanced Verification with Zebu thuộc khóa IC.2025.K2.
Course Content:
Bao gồm 7 modules chính với Lý thuyết: 71 giờ & Thực hành: 77 giờ
Training Duration: 3.5 months
Tentative Start Date: March 2025, or upon reaching the minimum required enrollment (20 participants per class)
Tentative Schedule: 03 sessions per week from 19:00 – 21:00 on weekdays and 09:00 – 18:00 on Saturdays.
(The schedule may be adjusted to accommodate trainees’ needs and training operations).
MODUL 1: IC Design Introduction
Thời lượng: 6 giờ lý thuyết
| STT | Nội dung |
| 1 | IC and Fabrication Introduction (IC và sản xuất Chip) |
| 2 | Analog and Mixed-signal IC introduction |
| 3 | Digital IC Introduction |
| 4 | Analog and Mixed-Signal IC Design flow (Schematic, layout) |
| 5 | Digital IC design Flow (Verilog, Synthesis, Implementation) |
| 6 | I/O cells |
| 7 | EDA Tools |
| 8 | Kiểm tra cuối modul
– Hình thức: trắc nghiệm – Thời lượng: 30 phút |
MODUL 2: Linux, Unix Introduction
Thời lượng: 3 giờ lý thuyết & 3 giờ thực hành
| STT | Nội dung |
| 1 | Introduction to Linux and Unix |
| 2 | LINUX commands |
| 3 | CUT commands |
| 4 | GREP commands |
| 5 | Kiểm tra cuối modul
– Hình thức: trắc nghiệm – Thời lượng: 15 phút |
MODUL 3: Verilog Introduction
Thời lượng: 12 giờ lý thuyết & 16 giờ thực hành
| STT | Nội dung |
| 1 | Introduction to Verilog.
Basic concepts, syntax. Data types, parameter types. |
| 2 | Verilog operators.
Assignment types. Verilog block types. |
| 3 | Verilog blocks.
Combinational and sequential logic. Module instantiation. |
| 4 | Verilog gate-level modeling.
Testbench. Timescale, delays. Assignment. |
| 5 | Blocking & non-blocking assignments.
Verilog control flow. Case statement. |
| 6 | Verilog tasks & functions |
| 7 | Finite State Machine |
| 8 | Kiểm tra cuối modul
– Hình thức: trắc nghiệm – Thời lượng: 30 phút |
MODUL 4: Digital Standard Cell Introduction
Thời lượng: 8 giờ lý thuyết & 10 giờ thực hành
| STT | Nội dung |
| 1 | CMOS Transistor |
| 2 | Inverter |
| 3 | Combinational Logics |
| 4 | Sequencial Logics |
| 5 | Timing of Digital Circuits |
| 6 | Kiểm tra cuối modul
– Hình thức: trắc nghiệm – Thời lượng: 30 phút |
MODUL 5: Verification Introduction
Thời lượng: 8 giờ lý thuyết & 10 giờ thực hành
|
STT |
Nội dung |
|
1 |
Formal verification & Code Coverage |
|
2 |
Verification Planning |
|
3 |
System Verilog Introduction |
|
4 |
UVM Introduction |
|
5 |
VIPs Introduction |
|
6 |
Kiểm tra cuối modul – Hình thức: trắc nghiệm – Thời lượng: 30 phút |
MODUL 6: Design For Test Introduction
Thời lượng: 6 giờ lý thuyết & 8 giờ thực hành
|
STT |
Nội dung |
|
1 |
Introduction |
|
2 |
Scan Testing |
|
3 |
Built-in Self Testing |
|
4 |
Kiểm tra cuối modul – Hình thức: trắc nghiệm – Thời lượng: 30 phút |
MODUL 7: Synthesis and Physical Backend
Thời lượng: 28 giờ lý thuyết & 30 giờ thực hành
|
STT |
Nội dung |
|
1 |
Logic Synthesis |
|
2 |
Timing and Area Constraints |
|
3 |
Design for Test |
|
4 |
Attributes and Constraints (SDC) |
|
5 |
Compile Strategies |
|
6 |
Physical Design Data |
|
7 |
Design Planning |
|
8 |
CTS |
|
9 |
Placement |
|
10 |
Routing |
|
11 |
Power Optimization |
|
12 |
OCV |
|
13 |
Physical Verification |
|
14 |
STA |
|
15 |
Power Estimation |
|
16 |
Signoff |
|
17 |
Kiểm tra cuối modul – Hình thức: trắc nghiệm – Thời lượng: 30 phút |